Главная Случайная страница


Категории:

ДомЗдоровьеЗоологияИнформатикаИскусствоИскусствоКомпьютерыКулинарияМаркетингМатематикаМедицинаМенеджментОбразованиеПедагогикаПитомцыПрограммированиеПроизводствоПромышленностьПсихологияРазноеРелигияСоциологияСпортСтатистикаТранспортФизикаФилософияФинансыХимияХоббиЭкологияЭкономикаЭлектроника






Преобразователи кодов и арифметические устройства

Реальные последовательностные автоматы обязательно содержат в своем составе комбинационную часть – АЛУ (см.рис.5.8), которая производит преобразование информации, арифметическое и логическое, в соответствии с заданной программой. Проектирование АЛУ опирается на типовые решения отдельных узлов, выполняющих логические и арифметические операции. Простейшие логические ячейки, применяемые АЛУ, уже рассмотрены выше (см. §§5.3-5.4). Здесь мы сначала рассмотрим схемы узлов, через которые информация подается с вводных устройств на регистры УФС для дальнейшего преобразования или посредством которых преобразуется информация, снимаемая с выходных регистров УФС для подачи на выходы автомата. Такие узлы называются преобразователями кодов. В §5.4 уже рассмотрена схема преобразователя кода Грея, получаемого от кодового датчика положения, в арифметический двоичный код, удобный для обработки в УВМ. Здесь мы еще рассмотрим схемы дешифраторов, которые преобразуют двоичный код выходных регистров УВМ в единичный сигнал на одном из выходов, номер которого задается кодом, поступающим на дешифратор. Иными словами, дешифратор определяет номер выхода на который необходимо подать единичный сигнал. Поэтому дешифратор называют преобразователем двоичного кода в единичный.

Рис.5.18. Схема (а) и условное обозначение (б) линейного дешифратора

 

Поскольку конъюнкция равна единице только на одном наборе логических переменных, то простейший дешифратор есть совокупность схем реализующих логическое умножение заданных кодовых сигналов. Такой дешифратор называется линейным. Схема линейного дешифратора и его условное обозначение приведены на рис.5.18. Нет никакой необходимости анализировать таблицу истинности линейного дешифратора, чтобы получить схему рис.5.18, так как его логические выражения могут быть получены непосредственно из заданных условий функционирования и не поддаются минимизации. Например, логическая функция выхода Y2 на схеме рис.5.18 может быть непосредственно выражена в виде

.

Однако схему дешифратора, приведенную на рис.5.18, можно все же несколько упростить, если разбить его входные сигналы на две группы:

Х1– Х2 и Х3- Х4 и сначала произвести дешифрацию управляющих сигналов внутри данных групп. Логические формулы необходимых для этой цели двухвходовых дешифраторов и их реализацию на элементах И-НЕ предлагаем читателю проработать самостоятельно. Все выходные сигналы обоих двухвходовых дешифраторов необходимо попарно перемножить, как это сделано, например, в схеме, приведенной на рис.5.19. На выходах этой схемы будут получены требующиеся сигналы Y0 – Y15.

Рис. 5.19. Матричный дешифратор на 16 выходов

 

В качестве примера комбинационных арифметических устройств рассмотрим схему суммирования двоичных чисел. Каждый (i- тый) разряд такой схемы должен обеспечить показ единицы в трех случаях:

1) когда имеется перенос из младшего разряда, а слагаемые равны нулю

(Pi-1=1);

2) когда одно из слагаемых равно единице (Аi =1 или Вi =1), а другое слагаемое равно нулю и нет переноса из младшего разряда (Рi-1 = 0);

3) когда оба слагаемых равны единице и имеется перенос из младшего разряда (Аi = 1, Вi=1 и Рi -1=1).

В остальных случаях содержимое i-того разряда сумматора должно быть равно нулю. Очевидно, что этим условиям соответствует логическая формула

(5.14)

где Si – значение i – того разряда сумматора.

Помимо формирования собственного значения каждый разряд (ячейка) сумматора должен формировать сигналы переноса в следующий, (i+1)-й разряд. Условиями переноса в следующий разряд являются:

1) равенство единице обоих слагаемых одновременно (Аi=1 и Вi=1) независимо от значения Рi-1;

2) равенство единице одного из слагаемых и сигнала переноса из младшего разряда (Аi=1 или Вi=1 и одновременно Рi-1=1) независимо от значения другого слагаемого. Исходя из этих условий, получаем следующую формулу для сигнала переноса Рi :

Рi=АiВi + АiРi-1 + ВiРi-1 (5.15)

Схема ячейки сумматора, реализованная непосредственно по формулам (5.14) и (5.15) в базисе И-НЕ, приведена на рис.5.20. Если употребить скобочные формы формул (5.14) и (5.15):

Рi = АiВi + аРi-1, (5.16)

где функция аполучена вынесением за скобки в формуле (5.14), то ячейку сумматора можно построить на однотипных двухвходовых логических схемах И-НЕ. Реализация ячейки сумматора будет проще, но быстродействие ее уменьшится в 2 раза, так как формирующиеся сигналы должны будут проходить через промежуточные цепи, реализующие функцию а. Заметим также, что условное обозначение, приведенное на рис.5.20б, предполагает, что инверсные значения Аi, Вi и Рi-1 формируются внутри ячейки сумматора.

 

 

Рис. 5.20. Схема ячейки сумматора (а) и ее условное обозначение (б)

 

Схема сумматора, составленного из ячеек рис.5.20б, приведена на рис.5.21. Поскольку перенос в самый младший разряд сумматора не реален, то его вход переноса соединяется с общей точкой, что соответствует нулевому значению сигнала переноса. Данный сумматор является комбинационной схемой, а потому полученная сумма должна быть зафиксирована в каком-либо регистре, например – в аккумуляторе микропроцессора, управляющего вычислениями.

Сумматоры применяются и для выполнения операций вычитания (сложения отрицательных чисел), для чего последние должны быть представлены в дополнительном коде (см.§2.4.2). Что касается умножения и деления, то эти операции выполняются, как показано выше, с помощью операций сдвига, на регистрах.

Богатый выбор типовых решений как последовательностных, так и комбинационных устройств различного назначения приводит к тому, что при анализе и синтезе сложных последовательностных автоматов, таких как БИС микропроцессорных устройств управления, опираются именно на эти решения, а не на всеобъемлющий анализ состояний автомата. Кроме того сложные управляющие устройства характеризуются миллионами состояний, полностью рассмотреть которые без декомпозиции, т.е. разделения устройства на составляющие блоки, находящиеся в иерархической зависимости друг от друга, весьма затруднительно даже методами машинного анализа. При анализе управляющих устройств АСУТП мы будем, как и ранее, последовательно производить их декомпозицию с учетом иерархической структуры АСУТП, а составлять управляющие программы будем опираясь на иерархию управленческих решений.

Рис.5.21. Схема четырёхразрядного комбинационного сумматора

 

Последнее изменение этой страницы: 2016-06-09

lectmania.ru. Все права принадлежат авторам данных материалов. В случае нарушения авторского права напишите нам сюда...